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Xilinx UltraScale:为您未来架构而打造的新一代架构 免费猫

发布时间:2020-02-17 12:58:04 阅读: 来源:滚焊机厂家

Xilinx UltraScale:为您未来架构而打造的新一代架构 - FPGA/CPLD - 电子工程网

简而言之,客户需要以更低成本获得更高的系统性能,这是大多数电子产业永恒不变的趋势,而这也正是UltraScale架构的优势所在。

在领先的性能优势基础之上增强DSP

赛灵思针对UltraScale架构显著增强了已经具备行业最高性能的Virtex-7 FPGA的DSP48E1 DSP slice,以实现更快的数字信号处理能力,同时减少DSP模块外部的布线或逻辑资源使用量。在DSP slice上应用的一系列创新功能可以改善乘法运算和MACC运算,从而增强功能并降低功耗。

基于UltraScale架构的DSP48E2 DSP slice包含27×18位乘法器,可将更大的函数映射到更少的DSP slice中。例如,DSP48E2 block凭借更宽的27×18位乘法器能够以更少的资源实现IEEE Std 754双精度算法,与采用赛灵思7系列All Programmable器件中的DSP48E1模块实现相同功能相比,所采用的DSP模块数量可减少三分之二。

在DSP48E2 slice中包含宽MUX和宽XOR函数后,像错误校正与控制(ECC)、循环冗余校验(CRC)以及前向纠错(FEC)等非DSP运算就可以将DSP slice作为高速、硬化的宽逻辑模块来使用。这些增强特性有助于提高性能,降低功耗,并减少可配置逻辑模块(CLB)的使用量,从而将更多CLB用于实现其他功能。正是通过为DSP等模块增加新功能,UltraScale架构得以同时满足新一代应用对于提高处理能力以及降低成本方面的要求。

扩展的智能数据包处理性能

无止境的带宽需求正持续推高网络通信基础设施的升级投入。数字视频传输所形成的海量数据流加速了100Gb/s网络设备的成熟,同时也加大了对400G解决方案的需求。数据包处理甚至可以给当前业内数百Gb每秒速率的最先进架构带来严峻的性能挑战。在线路速度下执行的校验和计算与桥接等基础数据包处理功能会对性能和资源利用率带来显著影响。

除了解决与高性能数据包处理有关的海量数据流问题外,UltraScale架构还包含多种专为数据包处理定制的创新功能。其中包括:对DSP48模块进行修改以支持线速度下进行的CRC 32校验和计算;加入了硬化的Gb以太网MAC和Interlaken芯片到芯片接口,用以支持智能数据包处理的性能突破和最新的集成等级。

UltraScale架构满足下一代系统级功耗要求

随着系统级性能伴随产品的更新换代而不断得到扩展,人们期望(也是系统要求)功耗也能保持不变或者继续降低。例如,对于有线通信基础设备而言,新一代线路卡必须在不改变外形尺寸或功耗水平的前提下支持更高的带宽或计算性能。尽管我们可能认为这与系统性能提升的本质有一些矛盾(通常来说性能提升必然以功耗增加为代价),但是我们仍可通过系统集成、电源管理策略以及高级工艺技术来持续降低系统功耗。

UltraScale架构为每一代All Programmable系列提供了无可比拟的系统级功耗优势。低功耗的半导体工艺加上芯片和软件上显著的静态、动态功耗门控技术使得总的系统功耗比Xilinx 7系列器件(已经是目前业界功耗最低的可编程逻辑器件)还要低50%。

降低功耗对设计人员来说意味着两件事:(1)更低的功耗预算和散热管理要求;(2)更高的速度。这两点对满足新一代应用不断提高的要求极为重要。

UltraScale的IP保护与防篡改安全功能

几乎在所有市场都在不断加大对赛灵思All Programmable FPGA的使用,以至于这些器件正在成为众多新系统的核心。

赛灵思All Programmable器件的不断普及使得保护器件内的IP与保护器件所处理的数据具有同等重要性。随着安全威胁意识的增长,系统安全领域随即推出了一系列可推动设计安全性不断提高的策略与标准。设计人员在部署需要达到安全标准的产品时,必须考虑众多安全威胁或潜在薄弱环节。简要的薄弱环节列表包括如下内容:大意自满、不完备的安全措施、后门漏洞、设计缺陷、器件缺陷、单粒子翻转、比特流解码、电子欺诈、特洛伊木马、回读、边带信道以及故障插入。

赛灵思的安全解决方案与创新产品已经历了五代以上的发展,UltraScale All Programmable架构在这一基础上引入了多种增强型安全特性,可对载入器件内的IP提供更强的保护并实现防篡改功能,继续保持着延续赛灵思在安全解决方案领域的领先地位。UltraScale 架构在安全性方面的改进包括:更强大更先进的AES比特流解密与认证方案;更多密钥模糊处理功能;确保在编程过程中无法对加密密钥进行外部访问。这样就能得到稳定可靠的业界领先解决方案,满足不断变化的新一代安全要求。

分析协同优化=可预见性的成功

为最严格的应用实现最高水平的集成度、容量和类似于ASIC的系统级性能,仅这一项就已经颇具挑战。而UltraScale架构还从20nm平面FET扩展至16nm鳍式FET甚至更高级的技术,并且从单芯片电路扩展至3D IC,同时还能在不降低性能的前提下实现高达90%的最高器件利用率。满足这些严苛目标的唯一途径就是将UltraScale架构与Vivado设计套件进行协同优化。

Vivado设计套件是一款全新的SoC增强型设计环境,最初针对赛灵思7系列器件推出,主要用于未来十年的All Programmable器件(例如UltraScale架构)。Vivado能解决可编程系统集成与实现方面的关键设计瓶颈,其生产力相对同类竞争开发环境提高了四倍。

要实现新一代设计提出的超高性能、集成度以及结果质量目标,就需要采用全新的器件布局布线方案。传统FPGA布局布线工具依靠模拟退火作为主要的布局优化算法,无法顾及拥塞程度或总导线长度等全局设计指标。要实现具备多Tb性能的设计,需要采用宽总线而且要求时钟歪斜几乎为零。因此,采用模拟退火这种不考虑总体导线长度和拥塞情况的布局布线算法是绝对不可行的。

最佳的布局方案取决于多种因素,例如时序、导线长度和拥塞等标准。

Vivado设计套件利用多变量成本函数找出最优布局方案,这样,设计人员就可以快速确定布线方案,并使器件利用率达到90%以上且不降低性能。与采用其他解决方案相比,这种方式的运行时间更短而且结果的变化程度也更小,这样实现设计收敛所需的迭代次数就更少,并且性能和器件利用率都达到了业界前所未有的高水平。

UltraScale架构与工艺技术

工艺技术在任何芯片架构中都是一个重要的考虑因素,赛灵思UltraScale架构可以支持多种工艺技术。赛灵思与台积(TSMC)合作推出的28nm HPL(低功耗高性能)工艺技术是赛灵思7系列All Programmable器件能够取得巨大成功的主要因素。凭借之前合作所取得的经验,赛灵思与台积又开发出了20nm 20SoC平面工艺技术,用以支持预计将于2013年推出的第一代赛灵思UltraScale All Programmable器件。

然而,赛灵思设计UltraScale架构还有另一个目的,那就是充分利用继20SoC之后的工艺节点16FinFET所提供的更高的性能、容量和节电性能。 另外,在赛灵思“FinFast”开发计划(该计划汇集了赛灵思和台积的优秀工程设计人才)的支持下,赛灵思UltraScale架构和Vivado 设计套件针对台积 16FinFET工艺技术进行了协同优化。这样,赛灵思与台积将于2014年推出第二代UltraScale All Programmable器件芯片。

结论

为了实现数百Gbps的系统级性能,实现全线速智能处理,并扩展至Tbps和每秒万亿次的浮点运算水平,我们需要采用一种全新的架构方案。赛灵思根据新一代高性能系统需求已经开发出了新一代UltraScale 架构和Vivado设计套件。UltraScale架构能提供ASIC级的系统性能,满足最严苛的新一代应用要求:即实现海量I/O和存储器带宽、海量数据流、极高的DSP与包处理性能,并在不影响性能的前提下实现超过90%的前所未有的器件利用率。

UltraScale是业内首款在All Programmable架构中应用最前沿ASIC架构增强功能的产品,能够从20nm平面FET扩展到16nm 鳍式FET,甚至更先进的技术,此外还能从单芯片电路扩展至3D IC。 通过整合台积的先进技术并与Vivado新一代设计套件实现协同优化,赛灵思提前一年实现同类竞争产品1.5倍至2倍的系统级性能与集成度。这相当于我们比竞争对手领先整整一代。

如需了解如何利用UltraScale架构实现您的新一代设计目标,或者详细了解基于UltraScale架构的All Programmable FPGA系列,请联系当地的赛灵思销售办事处或者访问网址 china.xilinx.com。

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